為了捕捉傳輸?shù)?/span> FPGA、ASIC、DDC 或其他跟隨 ADC 的邏輯器件的輸出數(shù)據(jù)，用戶必須要知道輸出數(shù)據(jù)的窗口是穩(wěn)定的。不過(guò)，重點(diǎn)是大多數(shù)廠商均致力于提供一致且完善的產(chǎn)品說(shuō)明書(shū)限制。這是因?yàn)橛糜谏a(chǎn)的最終測(cè)試結(jié)果受一些因素的影響，例如自動(dòng)測(cè)試設(shè)備的精度、不能直接訪問(wèn)輸出端(數(shù)據(jù)正在緩沖中)、很難像產(chǎn)品說(shuō)明書(shū)一樣設(shè)置相同的條件(例如數(shù)字負(fù)載)等等。為了克服這些局限性，TI 通過(guò)設(shè)計(jì)與特征化(即用統(tǒng)計(jì)方法來(lái)設(shè)置這些參數(shù))，當(dāng)生產(chǎn)中不對(duì)設(shè)備進(jìn)行測(cè)試時(shí)，這能促使我們?cè)O(shè)置更寬的防護(hù)頻帶。而如果將相同的限制條件用于其他廠商的話，經(jīng)常會(huì)導(dǎo)致不完善或不精確的產(chǎn)品說(shuō)明書(shū)。

設(shè)計(jì)人員應(yīng)對(duì)沒(méi)有任何質(zhì)保書(shū)的器件、有質(zhì)保書(shū)但是條件不切實(shí)際的器件(例如 0-pF 負(fù)載)、沒(méi)有明確用于捕獲數(shù)據(jù)所需的參數(shù)的器件(例如，給出了建立時(shí)間但沒(méi)有給出保持時(shí)間)、沒(méi)有說(shuō)明規(guī)范所使用的 VOH 和 VOL電平的器件(例如，給出從 50% 到 50% 的信息，但是要推導(dǎo)出 VIH/VIL 邏輯電平卻很麻煩)、或者沒(méi)有說(shuō)明對(duì)整個(gè)工作溫度范圍內(nèi)詳細(xì)參數(shù)的器件進(jìn)行明確的詢問(wèn)。

此外，為了改進(jìn)數(shù)據(jù)捕獲窗口，TI 與其他廠商均提供了一款輸出時(shí)鐘，與輸入時(shí)鐘相比該時(shí)鐘能夠更好地跟蹤輸出數(shù)據(jù)。使用輸出時(shí)鐘可以減小應(yīng)用中的時(shí)序局限。