如上圖所示，黃色的波形為系統(tǒng)電流波形，使用電流探頭測量，綠色和青色波形為模塊某部分調(diào)壓波形，非FPGA PCIe供電電壓，在此處可以認(rèn)為跟筆者的分析無關(guān)。比較遺憾的是，這個截圖中沒有記錄下FPGA的供電電壓，有記錄的圖筆者沒有找到。但是該圖可以很明確的分析此時系統(tǒng)電流變化的過程：在某種工作模式下，電流突然急劇上升，此時會造成FPGA供電電壓發(fā)生變化，進(jìn)而導(dǎo)致FPGA邏輯時鐘失鎖，進(jìn)而造成FPGA邏輯復(fù)位，由于此時FPGA邏輯處于復(fù)位狀態(tài)，寄存器不再翻轉(zhuǎn)，因而系統(tǒng)供電電流突然急劇下降，此時可以對應(yīng)到上圖的電流急劇下跌，由于電流下跌，負(fù)載減輕導(dǎo)致FPGA工作電壓回復(fù)正常，時鐘重新鎖定，FPGA邏輯復(fù)位完成，重新工作，因此電流又重新回復(fù)到比之前模式切換時的功耗略少的狀態(tài)。整個過程是一個鏈?zhǔn)椒磻?yīng)，非常清晰的被記錄在示波器上。

問題解決思路：改善電源模塊供電設(shè)計，增加裕量。

4.總 結(jié)

對于PCIe接口的穩(wěn)定性設(shè)計來說，電源和時鐘是關(guān)鍵，在保證了電源和時鐘的穩(wěn)定性以后，還需要注意對關(guān)鍵敏感信號的保護(hù)，在有外部接插，觸碰動作介入系統(tǒng)的情況下，注意對PCIe接口的敏感信號，如復(fù)位信號的保護(hù)是非常有必要的。

 鼎陽硬件智庫專家介紹 

樊繼明,硬件設(shè)計與測試從業(yè)6年,專長ASIC/FPGA邏輯設(shè)計，高速接口(LVDS, 高速SerDes)邏輯設(shè)計與驗(yàn)證,2009年畢業(yè)于華南理工大學(xué)，工學(xué)碩士。曾在通訊行業(yè)從事過3年的ASIC設(shè)計，主要涉及到光傳送網(wǎng)100G OTN DSP物理層芯片邏輯設(shè)計，現(xiàn)在某醫(yī)療設(shè)備行業(yè)從事FPGA邏輯設(shè)計，主要聚焦于高速接口以及數(shù)字波束合成方面的設(shè)計。

關(guān)于鼎陽