儀器儀表商情網(wǎng) 技術(shù)分析 雖然SerDes接口在很多應(yīng)用中很流行，但是對于不少高速系統(tǒng)，源同步的LVDS接口也依然存在。FPGA經(jīng)常涉及到LVDS(Low Voltage Differential Signaling)信號的接收，比如說FPGA與一些采樣率較高的ADC，或者一些高清顯示屏的接口通常都是LVDS接口。這些信號有著一個共性，就是采用LVDS電平標(biāo)準(zhǔn)，采用源同步方式傳輸。由于這些信號速率一般很高，因此如何保證接收的這些信號的正確性，是一個FPGA設(shè)計者經(jīng)常會遇到的難題。本文旨在提供一種簡單方便的方法來穩(wěn)定的接收該種方式的信號。
1.1 什么是LVDS信號？
LVDS的全稱是Low Voltage Differential Signaling, 即低壓差分信號。這是一種高速的，低擺幅，差分，低功耗的傳輸方式。最早該信號標(biāo)準(zhǔn)由美國國家半導(dǎo)體公司提出，后來被廣泛用于各種高速接口，如LVDS液晶顯示屏，高速ADC的數(shù)據(jù)接口，以及一些視頻傳輸應(yīng)用。
LVDS電平標(biāo)準(zhǔn)的電壓擺幅是350 mV，由于其擺幅很低，因此上升時間很短，因此比起LVCMOS，LVTTL等電平標(biāo)準(zhǔn)具有更高的傳輸速度。理論上LVDS的傳輸最高速率可以達到1.9G b/s的水平。
