圖6 PLL相位噪聲仿真結(jié)果
測(cè)試結(jié)果
1.跳頻時(shí)間測(cè)試
常溫測(cè)試時(shí)，當(dāng)環(huán)路處于寬帶模式時(shí)，鎖定時(shí)間約為15 μs，切換到窄帶時(shí)，還需要重新入鎖調(diào)整階段，約為17 μs，整個(gè)鎖定過(guò)程約有32 μs。高低溫工作時(shí)，由于環(huán)路的電容值和電阻值的改變，導(dǎo)致全溫范圍下約有5 μs的改變。最終，在全溫范圍下最大跳頻時(shí)間為37 μs。
2.雜散抑制測(cè)試
用頻譜儀對(duì)頻率源輸出信號(hào)進(jìn)行測(cè)試，近端雜散抑制測(cè)試結(jié)果如圖7（a）所示。由圖7可得，在500 kHz帶寬內(nèi)，雜散抑制可達(dá)85 dBc，證明DDS激勵(lì)信號(hào)譜線比較干凈。在偏離主頻200 kHz左右處有毛刺出現(xiàn)，這是電源處理不干凈引入的雜散。
遠(yuǎn)端雜散抑制測(cè)試結(jié)果如圖7（b）所示。由圖可見(jiàn)在偏離主頻100 MHz左右有抑制為69 dB的雜波。這個(gè)雜波是由于鑒相泄漏引入的，主要原因是VCO和鑒相器反饋端之間的隔離度不足夠高。
（a）PLL近端雜散抑制測(cè)試結(jié)果
（b）PLL遠(yuǎn)端雜散抑制測(cè)試結(jié)果
圖7 PLL雜散抑制測(cè)試結(jié)果
3.相位噪聲測(cè)試
頻率源輸出信號(hào)相位噪聲測(cè)試結(jié)果如圖8所示。由圖8可得實(shí)測(cè)結(jié)果劣于仿真結(jié)果，這是由于仿真圖是在理想條件下得到的，實(shí)際電路中阻容元器件會(huì)引入熱噪聲，電磁兼容設(shè)計(jì)缺陷會(huì)使環(huán)路受到干擾，電源噪聲也會(huì)串?dāng)_整個(gè)電路，使相位噪聲惡化。
本次設(shè)計(jì)對(duì)常規(guī)DDS驅(qū)動(dòng)PLL方式進(jìn)行改進(jìn)，采用變帶寬環(huán)路濾波器設(shè)計(jì)，使頻率源輸出信號(hào)實(shí)現(xiàn)了捷變頻、高雜散抑制、低相位噪聲。頻率源輸出信號(hào)相位噪聲和雜散抑制未達(dá)到最理想化，通過(guò)對(duì)電磁兼容設(shè)計(jì)進(jìn)行改進(jìn)和加強(qiáng)電源處理，可使測(cè)試結(jié)果進(jìn)一步優(yōu)化。本設(shè)計(jì)提出了一種新的設(shè)計(jì)頻率源思路，對(duì)其他頻率源的設(shè)計(jì)具有一定的實(shí)際參考價(jià)值。
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作者簡(jiǎn)介
龐春輝：工程師，現(xiàn)任職于中國(guó)電子科技集團(tuán)公司第十三研究所，主要從事微波電路研究工作。
作者：龐春輝 來(lái)源：《移動(dòng)通信》2018年2月
