圖2. 時(shí)鐘樹框圖

這些延遲可能受外界因素的影響，比如電壓和溫度變化，以及特定器件工藝變化。這種不精確性會(huì)疊加，可能導(dǎo)致ADC和DAC無法忍受的時(shí)序偏差，而高頻時(shí)需要對(duì)其時(shí)鐘信號(hào)進(jìn)行同步?，F(xiàn)代系統(tǒng)所要求的高工作頻率意味著苛刻的建立和保持時(shí)間。雖然固定延遲可以通過其它方面加以補(bǔ)償，但不確定性延遲卻無法在系統(tǒng)中補(bǔ)償。因此，設(shè)計(jì)人員的目標(biāo)便是通過某種方式控制不確定性延遲，最小化甚至完全消除其影響。

除這些限制外，樹形結(jié)構(gòu)應(yīng)當(dāng)是靈活的，以便根據(jù)系統(tǒng)需要增加分支數(shù)量，并輕松控制它們。

實(shí)現(xiàn)時(shí)鐘對(duì)齊和通道偏斜最小化目標(biāo)的常見做法是使用確定性——也就是說，重復(fù)用于所有器件和所有上電時(shí)序。在JESD204B系統(tǒng)中，需要對(duì)齊本地多幀時(shí)鐘(LMFC)，以實(shí)現(xiàn)確定性延遲。接口通過子類1 (SYSREF)或子類2 (SYNC)定義調(diào)用發(fā)送和接收器件的LMFC復(fù)位與對(duì)齊。系統(tǒng)中的不確定性延遲使得在1個(gè)LFMC周期內(nèi)實(shí)現(xiàn)LMFC的對(duì)齊變得更為困難。因此，前文提到的帶高精度對(duì)齊功能的時(shí)鐘樹結(jié)構(gòu)可以幫助系統(tǒng)設(shè)計(jì)人員滿足LMFC對(duì)齊要求。

此外，設(shè)計(jì)人員還需確保在每一個(gè)數(shù)據(jù)轉(zhuǎn)換器輸入端觀察到相對(duì)于器件時(shí)鐘而言可以接受的SYSREF信號(hào)建立和保持時(shí)間。如果設(shè)計(jì)中使用了單時(shí)鐘芯片，則滿足建立和保持時(shí)間要求直接保證了具有適當(dāng)?shù)臅r(shí)序裕量，而在基于簡(jiǎn)單時(shí)鐘緩沖器的多器件時(shí)鐘樹結(jié)構(gòu)中，控制建立和保持時(shí)間的難度更大。建議的時(shí)鐘樹結(jié)構(gòu)具有不同層級(jí)之間的確定性同步，有助于滿足所有層級(jí)的全部SYSREF/器件時(shí)鐘對(duì)建立/保持時(shí)序的要求。這種時(shí)鐘樹結(jié)構(gòu)可以滿足同步限制，并在不同層級(jí)之間實(shí)現(xiàn)每一個(gè)數(shù)據(jù)轉(zhuǎn)換器高速器件時(shí)鐘的相位對(duì)齊。

時(shí)鐘樹設(shè)計(jì)

圖3顯示了一個(gè)四級(jí)時(shí)鐘樹示例，它采用了一個(gè)主時(shí)鐘生成器件(HMC7044)和三級(jí)扇出緩沖器(HMC7043)來創(chuàng)建多個(gè)同步時(shí)鐘，用于采樣板。

圖3. 四級(jí)時(shí)鐘樹示例

使用一個(gè)HMC7044器件作為時(shí)鐘樹的根；它是一個(gè)14路輸出時(shí)鐘生成器，抖動(dòng)衰減支持JESD204B同步。HMC7043器件——14路輸出扇出緩沖器——用于每一級(jí)分支。這些器件完全兼容，它們的編程特性非常相似，因而可以很方便地進(jìn)行器件匹配以及增加或減少時(shí)鐘分配級(jí)，提升了系統(tǒng)的靈活性。

在時(shí)鐘樹的每一級(jí)，各輸出之間也許可以實(shí)現(xiàn)同步。在本系統(tǒng)中，HMC7044的輸出可以通過SPI命令（或者使用更精確的SYNC脈沖）進(jìn)行相位對(duì)齊。該命令將復(fù)位HMC7044的通用SYSREF定時(shí)器，它控制所有時(shí)鐘的輸出分頻器。所有輸出時(shí)鐘分頻器均通過SYSREF定時(shí)器命令同步對(duì)齊。SYNC命令到SYSREF定時(shí)器的延遲，以及開啟和關(guān)斷時(shí)間之間的延遲非常明確，并提供輸出之間具有確定性延遲的同步。此外，可以編程任意輸出，生成確定數(shù)量的脈沖，用作系統(tǒng)中的SYSREF脈沖。

時(shí)鐘分配器件HMC7043還含有非常相似的SYSREF定時(shí)器結(jié)構(gòu)。該器件利用RFSYNC信號(hào)來實(shí)現(xiàn)對(duì)齊。RFSYNC脈沖將啟動(dòng)與HMC7044的SYNC信號(hào)相同的過程，并且所有輸出都將以高精度同步。同樣，輸出可以設(shè)為脈沖模式，用作SYSREF脈沖。

建議的時(shí)鐘樹結(jié)構(gòu)基本使用SYSREF信號(hào)作為HMC7043的下一級(jí)RFSYNC信號(hào)，同時(shí)在每一級(jí)的輸出端保持相位對(duì)齊。通過仔細(xì)的架構(gòu)設(shè)計(jì)，所有這些時(shí)序信號(hào)都可以是確定性的，從而具有嚴(yán)格的偏斜控制。此外，每個(gè)器件都包含一個(gè)模擬延遲結(jié)構(gòu)，因此輸出之間的任何偏斜差異或任何線路長度的不相等都可以在源頭進(jìn)行補(bǔ)償。

對(duì)于RF系統(tǒng)中的復(fù)雜數(shù)據(jù)轉(zhuǎn)換器陣列而言，可能需要使用不同的頻率，因?yàn)锳DC、DAC、FPGA、本振和混頻器可能采用不同頻率的時(shí)鐘信號(hào)。HMC7044和HMC7043都集成了分頻器，可生成多種頻率的信號(hào)。另外，HMC7044具有雙PLL結(jié)構(gòu)，集成VCO，無需額外元件即可生成高頻時(shí)鐘。

常見通信系統(tǒng)的額外復(fù)雜性在于，大部分RF前端元件依賴串行接口連接到發(fā)送/接收模塊，要求數(shù)據(jù)和時(shí)鐘通過數(shù)字處理器或FPGA來嵌入/消除。這個(gè)過程通常會(huì)產(chǎn)生干擾基準(zhǔn)時(shí)鐘抖動(dòng)，要求在較大的RF時(shí)鐘生成和分配器件中集成抖動(dòng)衰減能力，比如HMC7044。

用于數(shù)據(jù)轉(zhuǎn)換器陣列的緊湊型解決方案如圖4所示。