半導(dǎo)體業(yè)正在逐漸變換到納米制造工藝。納米技術(shù)帶來(lái)巨大的好處：幾乎可以自由地增加晶體管數(shù)。另一方面，CMOS工藝已發(fā)生顯著地變化，因此，納米SOC出現(xiàn)新型的制造缺陷。第一個(gè)問(wèn)題是在高頻時(shí)會(huì)增加定時(shí)失效數(shù)。其他問(wèn)題還包括串?dāng)_、時(shí)鐘歪斜和同步、高速I/O參量失效，由于其模擬特性，它們對(duì)來(lái)自相鄰數(shù)字芯核的注入噪聲特別敏感。
為了解決相關(guān)的質(zhì)量和測(cè)試成本問(wèn)題，正在研究新的測(cè)試設(shè)計(jì)（DFT）技術(shù)和其他測(cè)試方法。特別是AC掃描和內(nèi)裝自測(cè)試（BIST）/環(huán)回技術(shù)，正在日益用于改善器件高速部分與定時(shí)有關(guān)的失效。

這些增強(qiáng)結(jié)構(gòu)的測(cè)試開(kāi)發(fā)，最后是否需要千兆赫數(shù)據(jù)率高速自動(dòng)測(cè)試設(shè)備（ATE）？高速ATE系統(tǒng)中的高速功能和參量測(cè)試將來(lái)技術(shù)上是否繼續(xù)需要？經(jīng)濟(jì)上是否合理等問(wèn)題會(huì)隨之而產(chǎn)生。
       納米制造缺陷及后果

改變?nèi)毕萏匦缘囊粋€(gè)例證是大量增加與定時(shí)有關(guān)的故障。這往往在高頻導(dǎo)致故障，如固定性故障。與DC故障比較，相關(guān)的定時(shí)問(wèn)題只能通過(guò)高速測(cè)試來(lái)檢測(cè)。
隨著器件尺寸的減小，晶體管關(guān)鍵參量（如柵氧化層厚度、閥值電壓，有效晶體管長(zhǎng)度，漏電流）隨之增大靜態(tài)變率。這都會(huì)影響定時(shí)。
這在本質(zhì)上會(huì)導(dǎo)致器件寄生參量非理想定標(biāo)和非理想印刷板走線的變率。這些因素會(huì)使芯片速度和功耗導(dǎo)致大的變化。

電容串?dāng)_效應(yīng)和RC內(nèi)連延遲會(huì)進(jìn)一步惡化小規(guī)模器件的高速性能。內(nèi)連引起的傳播延遲支配晶體管柵極延遲。這種效應(yīng)會(huì)影響器件性能。
對(duì)于這些復(fù)雜的納米器件，其傳統(tǒng)高速功能測(cè)試是針對(duì)信號(hào)完整性問(wèn)題（如IR壓降，感性干擾，襯底耦合，電移），這些問(wèn)題不可能用電流仿真技術(shù)展示。高速測(cè)試也可達(dá)到所需的定時(shí)關(guān)閉。

新納米設(shè)計(jì)的產(chǎn)品直線上升期間，低產(chǎn)出往往是個(gè)問(wèn)題，因?yàn)槿毕輰?duì)應(yīng)用比從前的技術(shù)有更強(qiáng)的依賴性。需要更全面的測(cè)試來(lái)達(dá)到產(chǎn)品器件所需的質(zhì)量水平。與DFT能力一起，高速功能測(cè)試為了解新制造工藝固有的故障機(jī)構(gòu)提供主要的反饋環(huán)路。
       SOC設(shè)計(jì)中的同步問(wèn)題

系統(tǒng)寬時(shí)鐘同步是大量納米設(shè)計(jì)的主要問(wèn)題之一。當(dāng)高速設(shè)計(jì)的最小時(shí)鐘周期減小時(shí)，裸片尺寸仍保持大的，這是因?yàn)楦嘣稍谕宦闫?。因此，與內(nèi)連延遲大約成正比的有關(guān)時(shí)鐘歪斜變成時(shí)鐘周期的重要部分，而同步設(shè)計(jì)中的跨芯片通信需要一個(gè)時(shí)鐘周期以上時(shí)間。